摩爾定律的接力者：先進封裝
半個世紀以來，半導體產業依賴縮小電晶體尺寸（摩爾定律）來持續提升效能。然而，當製程節點推進到 3nm、2nm，物理極限帶來的挑戰越來越難克服——漏電流、製程良率、光刻成本的急速上升，使單純依賴縮小線寬的道路愈來愈窄。
產業的答案是：先進封裝（Advanced Packaging）。通過將多顆晶片以三維方式堆疊整合，在不縮小電晶體的情況下大幅提升系統效能。而實現這一切的關鍵製程之一，正是晶圓薄化（Wafer Thinning / Back Grinding）。
晶圓薄化的技術原理
晶圓薄化是指在完成正面電路製作後，使用精密研磨機對晶圓背面進行背磨（Back Grinding），將晶圓從標準厚度（通常 700-775μm）減薄至目標厚度（可薄至 50μm 以下，甚至更薄）。
薄化帶來的直接效益：
- 縮短 TSV 深度：三維堆疊封裝中，矽穿孔（TSV）貫穿晶圓，薄化後穿孔深度縮短，製作難度與成本大幅降低
- 改善散熱：更薄的基板讓熱阻降低，有利於高功率密度元件的熱管理
- 降低導通電阻：對功率半導體（MOSFET、IGBT、SiC）而言，薄化可降低縱向導通電阻達 30% 以上
- 減薄封裝厚度：滿足手機、穿戴裝置等對輕薄化的極致要求
主要應用領域
CoWoS / HBM 高頻寬記憶體封裝
NVIDIA H100、A100 等 AI 加速器採用的 HBM 記憶體，是將多層 DRAM 晶片垂直堆疊。每一層 DRAM 都需要薄化至約 50μm 才能進行堆疊，晶圓薄化是此類封裝的必要前置製程。
功率半導體
車用 IGBT、工業 MOSFET 及新型 SiC、GaN 功率元件，後段製程均需要晶圓薄化。特別是 SiC 材料，因其硬度極高，薄化製程對設備與工藝要求相當嚴苛。
晶背供電（ESPDN / Backside Power Delivery）
Intel 等廠商提出的晶背供電技術，將供電線路從晶圓正面移至背面，以釋放正面空間給訊號線路。這一技術同樣高度依賴精準的晶圓薄化製程。
谷韋科技的薄化代工服務
谷韋科技提供客製化晶圓薄化代工服務，支援多種基板材料（Si、SiC、GaN、GaAs、InP），並可搭配薄化後的鍍膜加工。有代工需求的客戶，歡迎提供晶圓規格洽詢報價。
